SR-flip flop dibangun dari beberapa gerbang logika. Flip Flop SR memilki dua buah masukkan S untuk Set dan R untuk Reset. Gerbang logika NAND biasa digunakan untuk membangun Flip Flop SR. Symbol logika menunjukan dua masukan yang diberi label dengan Set dan Reset. Flip Flop SR ini mempunyai dua keluaran komplementer. Keluaran ini diberi label Q dan Q’. Nilai Q dengan Q’ selalu berlawanan.
Sinyal SR yang masukan ke dalam flip flopp dapat memiliki 4 kemungkinan kondisi yaitu 00,01,10, dan 11. Pada saat SR bernilai 00 kemungkinan kondisi flip flop tidak berubah, nilai Q akan sperti sebelumnya. Jika SR bernilai 01 maka keluaran Q akan bernilai 0, kondisi ini akan menyebabkan flip flop reset. Jika SR belnilai 10 maka keluaran Q akan bernilai 1 atau flip flop set. Bagimana kalau SR bernilai 11, ini menarik karena kondisi ini menyebabkan keluaran Q tidak pasti, tegantung sinyal mana yang datang lebih cepat. Kondisi ini disebut kondisi berlomaba (race condition). Karena nilai Q tidak pasti maka kondisi ini tidak digunakan. Kondisi QQ’ bernilai 00 terjadi pada saat perpindahan dari nilai SR 01 ke -10.
Jika delay menunjukan delay pada setiap gerbang, maka kita dapat membuat rumus umum persamaan bolean untuk flip flop SR sebagai berikut :
Berdasarkan prilaku flip flop diatas SR dapat ditulis dalam table kebenaran berikut :
Berdasar tebel kebenaran diatas dapat dibaca bahwa jika masukan SR 00 maka konisi ! akan tetap seperti semula, kalau awalnya bernilai 0 maka akan tetap bernilai 0 dan sebaliknya. Jika masukan SR bernilai 01, apa pun kondisi sebelumnya, Q akan bernilai 0. Jika masukan SR bernilai 10, apa pun kondisi sebelumnya Q akan bernilai 1.
Simbol
Simbol untuk flip flop SR sebagai berikut:
Detak (Clock)
Flip flop SR diatas bekerja secara asinkron. Nilai S dan R dapa beubah kapan saja dan dalam tempo yang tidak bersamaan. Detak (clock) ditambahkan pada sisi masukan untuk menjaga sinyal masukan berkerja dalam tempo yang bersamaan. Kendali ini membantu flip flop lebih stabil. Detak ditambahkan sebelum sinyal S dan R masuk ke dalam rangkain flip flop. Masing – masing sinyal masukan di NAND-kan dengan detak.
Pada saat detak bernilai 0, tidak ada perubahan sinyal masukan ke dalam flip flop. Sebaliknya, jika detak bernilai 1 maka kondisi keluaran flip flop Q akan menyesuaikan dengan kondisi masukan S danR, berdasarkan aturan tabel kebenaran.
Flip flop SR yang disempurnakan memiliki 3 sinyal masukan dan 2 jalur keluaran.
Simbol
Simblo untuk flip flop SR yang tela ditambah detak :
No comments:
Post a Comment